NXP Semiconductors MPC5566 - Page 39

MPC5566 Reference Manual, Rev. 2
xxviii Freescale Semiconductor
15.2.1 Full and Half Duplex Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
15.2.2 Interface Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.2.1 10 Mbps and 100 Mbps MII Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.2.2 10 Mpbs 7-Wire Interface Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.3 Address Recognition Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.4 Internal Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.3 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.3.1 Top Level Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.3.2 Detailed Memory Map (Control and Status Registers) . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.3.3 MIB Block Counters Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.3.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9
15.3.4.1 FEC Burst Optimization Master Control Register (FBOMCR) . . . . . . . . . . 15-9
15.3.4.2 FEC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
15.3.4.2.1Ethernet Interrupt Event Register (EIR) . . . . . . . . . . . . . . . . . . . . 15-11
15.3.4.2.2Ethernet Interrupt Mask Register (EIMR) . . . . . . . . . . . . . . . . . . . 15-12
15.3.4.2.3Receive Descriptor Active Register (RDAR) . . . . . . . . . . . . . . . . 15-13
15.3.4.2.4Transmit Descriptor Active Register (TDAR) . . . . . . . . . . . . . . . . 15-14
15.3.4.2.5Ethernet Control Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15
15.3.4.2.6MII Management Frame Register (MMFR) . . . . . . . . . . . . . . . . . 15-16
15.3.4.2.7MII Speed Control Register (MSCR) . . . . . . . . . . . . . . . . . . . . . . 15-17
15.3.4.2.8MIB Control Register (MIBC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18
15.3.4.2.9Receive Control Register (RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 15-19
15.3.4.2.10Transmit Control Register (TCR) . . . . . . . . . . . . . . . . . . . . . . . . 15-21
15.3.4.2.11Physical Address Low Register (PALR) . . . . . . . . . . . . . . . . . . . 15-22
15.3.4.2.12Physical Address Upper Register (PAUR) . . . . . . . . . . . . . . . . . 15-23
15.3.4.2.13Opcode and Pause Duration Register (OPD) . . . . . . . . . . . . . . . . 15-23
15.3.4.2.14Descriptor Individual Upper Address Register (IAUR) . . . . . . . 15-24
15.3.4.2.15Descriptor Individual Lower Address (IALR) . . . . . . . . . . . . . . . 15-25
15.3.4.2.16Descriptor Group Upper Address (GAUR) . . . . . . . . . . . . . . . . . 15-26
15.3.4.2.17Descriptor Group Lower Address (GALR) . . . . . . . . . . . . . . . . . 15-26
15.3.4.2.18FIFO Transmit FIFO Watermark Register (TFWR) . . . . . . . . . . 15-27
15.3.4.3 FIFO Receive Bound Register (FRBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-28
15.3.4.3.1FIFO Receive Start Register (FRSR) . . . . . . . . . . . . . . . . . . . . . . . 15-28
15.3.4.3.2Receive Descriptor Ring Start (ERDSR) . . . . . . . . . . . . . . . . . . . . 15-29
15.3.4.3.3Transmit Buffer Descriptor Ring Start (ETDSR) . . . . . . . . . . . . . 15-30
15.3.4.3.4Receive Buffer Size Register (EMRBR) . . . . . . . . . . . . . . . . . . . . 15-30
15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31
15.4.1 Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31
15.4.1.1 Hardware Controlled Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31
15.4.2 Application Initialization (Prior to Asserting ECR[ETHER_EN]) . . . . . . . . . . . . 15-32
15.4.3 Microcontroller Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-33
15.4.4 Application Initialization (After Asserting ECR[ETHER_EN]) . . . . . . . . . . . . . . 15-33
15.4.5 Network Interface Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-33
15.4.6 FEC Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-34
15.4.7 FEC Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-35