MPC5566 Reference Manual, Rev. 2
xxvi Freescale Semiconductor
12.4.2.10.3Bus Transfers Initiated by the EBI in External Master Mode . . . 12-66
12.4.2.10.4Back-to-Back Transfers in External Master Mode . . . . . . . . . . . 12-67
12.4.2.11 Non-Chip-Select Burst in 16-bit Data Bus Mode . . . . . . . . . . . . . . . . . . . 12-70
12.4.2.12 Calibration Bus Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-72
12.5 Initialization and Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-73
12.5.1 Booting from External Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-73
12.5.2 Running with SDR (Single Data Rate) Burst Memories . . . . . . . . . . . . . . . . . . . . 12-73
12.5.3 Running with Asynchronous Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-74
12.5.3.1 Example Wait State Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-74
12.5.3.2 Timing and Connections for Asynchronous Memories . . . . . . . . . . . . . . . . 12-75
12.5.4 Connecting an MCU to Multiple Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-77
12.5.5 Summary of Differences from MPC5xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-77
Chapter 13
Flash Memory
13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.1.4.1 User Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.1.4.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.2.1 Voltage for Flash Only (V
FLASH)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.2.2 Program and Erase Voltage for Flash Only (V
PP
) . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.3 Memory Map and Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.3.1 Flash Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
13.3.2.1 Module Configuration Register (FLASH_MCR) . . . . . . . . . . . . . . . . . . . . . 13-9
13.3.2.1.1MCR Simultaneous Register Writes . . . . . . . . . . . . . . . . . . . . . . . 13-12
13.3.2.2 Low/Mid Address Space Block Locking Register (FLASH_LMLR) . . . . . 13-13
13.3.2.3 High Address Space Block Locking Register (FLASH_HLR) . . . . . . . . . . 13-15
13.3.2.4 Secondary Low/Mid Address Space Block Locking Register (FLASH_SLMLR)
13-15
13.3.2.5 Low/Mid Address Space Block Select Register (FLASH_LMSR) . . . . . . . 13-17
13.3.2.6 High Address Space Block Select Register (FLASH_HSR) . . . . . . . . . . . . 13-18
13.3.2.7 Address Register (FLASH_AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-18
13.3.2.8 Flash Bus Interface Unit Control Register (FLASH_BIUCR) . . . . . . . . . . 13-19
13.3.2.9 Flash Bus Interface Unit Access Protection Register (FLASH_BIUAPR) . 13-22
13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-22
13.4.1 Flash Bus Interface Unit (FBIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-22
13.4.1.1 FBIU Basic Interface Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23
13.4.1.2 FBIU Access Protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23
13.4.1.3 Flash Read Cycles—Buffer Miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23
13.4.1.4 Flash Read Cycles—Buffer Hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23
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