MPC5566 Reference Manual, Rev. 2
Freescale Semiconductor xxv
12.4.1 External Bus Interface Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.4.1.1 32-Bit Address Bus with Transfer Size Indication . . . . . . . . . . . . . . . . . . . 12-21
12.4.1.2 32-Bit Data Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.4.1.3 16-Bit Data Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.4.1.4 Support for External Master Accesses to Internal Addresses . . . . . . . . . . . 12-21
12.4.1.5 Memory Controller with Support for Various Memory Types . . . . . . . . . . 12-22
12.4.1.6 Burst Support (Wrapped Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12.4.1.7 Bus Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12.4.1.8 Port Size Configuration per Chip Select (16 or 32 Bits) . . . . . . . . . . . . . . . 12-24
12.4.1.9 Port Size Configuration per Calibration Chip Select (16 Bits) . . . . . . . . . . 12-24
12.4.1.10 Configurable Wait States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-24
12.4.1.11 Four Chip Select (CS[0:3]) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-24
12.4.1.12 Support for Dynamic Calibration with Up to Four Chip Selects . . . . . . . . 12-24
12.4.1.13 Four Write/Byte Enable (WE/BE) Signals — 416 BGA Package and VertiCal
Assembly . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-24
12.4.1.14 Configurable Bus Speed Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25
12.4.1.15 Stop and Module Disable Modes for Power Savings . . . . . . . . . . . . . . . . 12-25
12.4.1.16 Optional Automatic CLKOUT Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25
12.4.1.17 Compatible with MPC5xx External Bus
(with Some Limitations) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25
12.4.1.18 Misaligned Access Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-26
12.4.1.18.1Misaligned Access Support (32-bit) . . . . . . . . . . . . . . . . . . . . . . 12-26
12.4.2 External Bus Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-27
12.4.2.1 External Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12.4.2.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12.4.2.3 Basic Transfer Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12.4.2.4 Single-Beat Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-29
12.4.2.4.1Single-Beat Read Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-29
12.4.2.4.2Single-Beat Write Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-32
12.4.2.4.3Back-to-Back Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-34
12.4.2.5 Burst Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-38
12.4.2.5.1TBDIP Effect on Burst Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . 12-42
12.4.2.6 Small Accesses (Small Port Size and Short Burst Length) . . . . . . . . . . . . . 12-43
12.4.2.6.1Small Access Example #1: 32-bit Write to 16-bit Port . . . . . . . . . 12-45
12.4.2.6.2Small Access Example #2: 32-byte Write with External TA
. . . . 12-45
12.4.2.6.3Small Access Example #3: 32-byte Read to 32-bit Port with BL = 1 . . .
12-46
12.4.2.7 Size, Alignment, and Packaging on Transfers . . . . . . . . . . . . . . . . . . . . . . . 12-47
12.4.2.8 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-50
12.4.2.8.1External (or Central) Bus Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . 12-51
12.4.2.8.2Internal Bus Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-52
12.4.2.9 Termination Signals Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-56
12.4.2.10 Bus Operation in External Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . 12-59
12.4.2.10.1Address Decoding for External Master Accesses . . . . . . . . . . . . 12-60
12.4.2.10.2Bus Transfers Initiated by an External Master . . . . . . . . . . . . . . 12-61
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