MPC5566 Reference Manual, Rev. 2
xxiv Freescale Semiconductor
Chapter 12
External Bus Interface (EBI)
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
12.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.1.4.1 Single Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.1.4.2 External Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.1.4.3 Module Disable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.1.4.4 Configurable Bus Speed Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.1.4.5 16-Bit Data Bus Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.1.4.6 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.2.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.2.1.1 Address Lines: ADDR[8:31] or ADDR[6:29] . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.2.1.2 Data Lines: DATA[0:31] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.2.1.3 Burst Data in Progress (BDIP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.2.1.4 Clockout (CLKOUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.2.1.5 Chip Selects 0 through 3 (CS[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.2.1.6 Output Enable (OE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.2.1.7 Read/Write (RD_WR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.2.1.8 Transfer Acknowledge (TA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.2.1.9 Transfer Error Acknowledge (TEA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.2.1.10 Transfer Start (TS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.2.1.11 Write/Byte Enables (WE/BE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.2.1.12 Bus Busy (BB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.2.1.13 Bus Grant (BG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.2.1.14 Bus Request (BR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.2.1.15 Transfer Size 0 through 1 (TSIZ[0:1]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12.2.1.16 Calibration Chip Selects (CAL_CS[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12.2.1.17 Calibration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12.2.2 Signal Function and Direction by Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
12.3.1.1 Writing EBI Registers While a Transaction is in Progress . . . . . . . . . . . . . 12-14
12.3.1.2 Separate Input Clock for Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
12.3.1.3 EBI Module Configuration Register (EBI_MCR) . . . . . . . . . . . . . . . . . . . . 12-14
12.3.1.4 EBI Transfer Error Status Register (EBI_TESR) . . . . . . . . . . . . . . . . . . . . 12-16
12.3.1.5 EBI Bus Monitor Control Register (EBI_BMCR) . . . . . . . . . . . . . . . . . . . 12-17
12.3.1.6 EBI Base Registers 0–3 (EBI_BRn)
and EBI Calibration Base Registers 0–3 (EBI_CAL_BRn) . . . . . . . . . . . . . 12-18
12.3.1.7 EBI Option Registers 0–3 (EBI_ORn) and EBI Calibration Option Registers 0–3
(EBI_CAL_ORn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-20
12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
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