MPC5566 Reference Manual, Rev. 2
Freescale Semiconductor xxxv
19.5.2.2 Receive Queue/RFIFO Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-113
19.5.3 Sending Immediate Command Setup Example . . . . . . . . . . . . . . . . . . . . . . . . . . 19-114
19.5.4 Modifying Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-114
19.5.5 Command Queue and Result Queue Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-115
19.5.6 ADC Result Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-116
19.5.6.1 MAC Configuration Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-117
19.5.6.2 Example Calculation of Calibration Constants . . . . . . . . . . . . . . . . . . . . . 19-118
19.5.6.3 Quantization Error Reduction During Calibration . . . . . . . . . . . . . . . . . . . 19-118
19.5.7 eQADC versus QADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-119
Chapter 20
Deserial Serial Peripheral Interface (DSPI)
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1
20.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2
20.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2
20.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3
20.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5
20.1.4.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5
20.1.4.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5
20.1.4.3 Module Disable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5
20.1.4.4 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5
20.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6
20.2.1 Signal Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6
20.2.2 Signals and Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6
20.2.2.1 Peripheral Chip Select / Slave Select (PCSx[0]_SS) . . . . . . . . . . . . . . . . . . . 20-6
20.2.2.2 Peripheral Chip Selects 1–3 (PCSx[1:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6
20.2.2.3 Peripheral Chip Select 4 / Master Trigger (PCSx[4]_MTRIG) . . . . . . . . . . . 20-7
20.2.2.4 Peripheral Chip Select 5 / Peripheral Chip Select Strobe
(PCSx[5]_PCSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.2.2.5 Serial Input (SINx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.2.2.6 Serial Output (SOUTx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.2.2.7 Serial Clock (SCKx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-7
20.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-8
20.3.2.1 DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . . . . . . 20-8
20.3.2.2 DSPI Transfer Count Register (DSPIx_TCR) . . . . . . . . . . . . . . . . . . . . . . . 20-11
20.3.2.3 DSPI Clock and Transfer Attributes Registers 0–7 (DSPIx_CTARn) . . . . 20-12
20.3.2.4 DSPI Status Register (DSPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-19
20.3.2.5 DSPI DMA / Interrupt Request Select and Enable Register (DSPIx_RSER) . . . .
20-21
20.3.2.6 DSPI PUSH TX FIFO Register (DSPIx_PUSHR) . . . . . . . . . . . . . . . . . . . 20-23
20.3.2.7 DSPI POP RX FIFO Register (DSPIx_POPR) . . . . . . . . . . . . . . . . . . . . . . 20-25
20.3.2.8 DSPI Transmit FIFO Registers 0–3 (DSPIx_TXFRn) . . . . . . . . . . . . . . . . 20-26
20.3.2.9 DSPI Receive FIFO Registers 0–3 (DSPIx_RXFRn) . . . . . . . . . . . . . . . . . 20-27
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