MPC5566 Reference Manual, Rev. 2
xxii Freescale Semiconductor
10.3.1.5 INTC Software Set/Clear Interrupt Registers (INTC_SSCIR0–7) . . . . . . . 10-13
10.3.1.6 INTC Priority Select Registers (INTC_PSR0–329) . . . . . . . . . . . . . . . . . . 10-14
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15
10.4.1 Interrupt Request Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15
10.4.1.1 Peripheral Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.4.1.2 Software Settable Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.4.1.3 Unique Vector for Each Interrupt Request Source . . . . . . . . . . . . . . . . . . . 10-29
10.4.2 Priority Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.4.2.1 Current Priority and Preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.4.2.1.1Priority Arbitrator Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.4.2.1.2Request Selector Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.4.2.1.3Vector Encoder Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.4.2.1.4Priority Comparator Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.4.2.2 LIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.4.3 Details on Handshaking with Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.4.3.1 Software Vector Mode Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.4.3.1.1Acknowledging Interrupt Request to Processor . . . . . . . . . . . . . . 10-31
10.4.3.1.2End-of-Interrupt Exception Handler . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.4.3.2 Hardware Vector Mode Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-32
10.5 Initialization and Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-33
10.5.1 Initialization Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-33
10.5.2 Interrupt Exception Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-33
10.5.2.1 Software Vector Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-34
10.5.2.2 Hardware Vector Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-35
10.5.3 ISR, RTOS, and Task Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-35
10.5.4 Order of Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-36
10.5.5 Priority Ceiling Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-37
10.5.5.1 Elevating Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-37
10.5.5.2 Ensuring Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-37
10.5.6 Selecting Priorities According to Request Rates
and Deadlines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-38
10.5.7 Software Settable Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-38
10.5.7.1 Scheduling a Lower Priority Portion of an ISR . . . . . . . . . . . . . . . . . . . . . . 10-38
10.5.7.2 Scheduling an ISR on Another Processor . . . . . . . . . . . . . . . . . . . . . . . . . . 10-39
10.5.8 Lowering Priority Within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-39
10.5.9 Negating an Interrupt Request Outside of its ISR . . . . . . . . . . . . . . . . . . . . . . . . . 10-40
10.5.9.1 Negating an Interrupt Request as a Side Effect of an ISR . . . . . . . . . . . . . . 10-40
10.5.9.2 Negating Multiple Interrupt Requests in One ISR . . . . . . . . . . . . . . . . . . . . 10-40
10.5.9.3 Proper Setting of Interrupt Request Priority . . . . . . . . . . . . . . . . . . . . . . . . 10-40
10.5.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-40
Chapter 11
Frequency Modulated Phase Locked Loop and System Clocks (FMPLL)
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.1 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
To Next Page
Loading...
