MPC5566 Reference Manual, Rev. 2
xxxii Freescale Semiconductor
18.2.3 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.2.4 Module Disable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.2.5 eTPU Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.3.2 Output and Input Channel Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-12
18.3.2.1 Time Base Clock Signal (TCRCLKA and TCRCLKB) . . . . . . . . . . . . . . . 18-13
18.3.2.2 Channel Output Disable Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-13
18.4 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-14
18.4.1 eTPU Memory Map Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-14
18.4.2 eTPU Register Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-15
18.4.3 System Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-18
18.4.3.1 eTPU Module Configuration Register (ETPU_MCR) . . . . . . . . . . . . . . . . 18-18
18.4.3.2 eTPU Coherent Dual-Parameter Controller Register (ETPU_CDCR) . . . . 18-20
18.4.3.3 eTPU MISC Compare Register (ETPU_MISCCMPR) . . . . . . . . . . . . . . . . 18-22
18.4.3.4 eTPU SCM Off-Range Data Register (ETPU_SCMOFFDATAR) . . . . . . 18-22
18.4.3.5 eTPU Engine Configuration Register (ETPU_ECR) . . . . . . . . . . . . . . . . . . 18-23
18.4.4 Time Base Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-26
18.4.4.1 eTPU Time Base Configuration Register (ETPU_TBCR) . . . . . . . . . . . . . 18-27
18.4.4.2 eTPU Time Base 1 (TCR1) Visibility Register (ETPU_TB1R) . . . . . . . . . 18-30
18.4.4.3 eTPU Time Base 2 (TCR2) Visibility Register (ETPU_TB2R) . . . . . . . . . 18-31
18.4.4.4 STAC Bus Configuration Register (ETPU_REDCR) . . . . . . . . . . . . . . . . . 18-32
18.4.5 Global Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-33
18.4.5.1 eTPU Channel Interrupt Status Register (ETPU_CISR) . . . . . . . . . . . . . . . 18-33
18.4.5.2 eTPU Channel Data Transfer Request Status Register (ETPU_CDTRSR) 18-34
18.4.5.3 eTPU Channel Interrupt Overflow Status Register (ETPU_CIOSR) . . . . . 18-35
18.4.5.4 eTPU Channel Data Transfer Request Overflow Status Register
(ETPU_CDTROSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-36
18.4.5.5 eTPU Channel Interrupt Enable Register (ETPU_CIER) . . . . . . . . . . . . . . 18-37
18.4.5.6 eTPU Channel Data Transfer Request Enable Register (ETPU_CDTRER) 18-38
18.4.5.7 eTPU Channel Pending Service Status Register (ETPU_CPSSR) . . . . . . . 18-39
18.4.5.8 eTPU Channel Service Status Register (ETPU_CSSR) . . . . . . . . . . . . . . . 18-40
18.4.6 Channel Configuration and Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-40
18.4.6.1 Channel Registers Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-41
18.4.6.2 eTPU Channel n Configuration Register (ETPU_CnCR) . . . . . . . . . . . . . . 18-42
18.4.6.3 eTPU Channel n Status Control Register (ETPU_CnSCR) . . . . . . . . . . . . . 18-43
18.4.6.4 eTPU Channel n Host Service Request Register (ETPU_CnHSRR) . . . . . 18-45
18.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-46
18.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-46
Chapter 19
Enhanced Queued Analog-to-Digital Converter (eQADC)
19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1
19.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2
19.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2
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