Infineon Technologies TC1796 - Page 10

User’s Manual L-2 V2.0, 2007-07
TC1796
System and Peripheral Units (Vol. 1 and 2)
Table of Contents
2.2.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6 [1]
2.3 Implementation-specific Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 [1]
2.3.1 Context Save Areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 [1]
2.3.2 Fast Context Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 [1]
2.3.3 Reset System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 [1]
2.3.4 Program Counter Register - PC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 [1]
2.3.5 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8 [1]
2.3.6 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8 [1]
2.4 TC1796 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9 [1]
2.4.1 Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . . . 2-10 [1]
2.4.1.1 Implementation-specific Core Special Function Registers . . . . 2-11 [1]
2.4.2 CPU Slave Interface (CPS) Registers . . . . . . . . . . . . . . . . . . . . . . 2-13 [1]
2.4.2.1 Implementation-specific CPU Slave Interface Registers . . . . . . 2-14 [1]
2.4.3 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15 [1]
2.4.4 Core Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17 [1]
2.4.4.1 Implementation-specific Core Debug Registers . . . . . . . . . . . . 2-18 [1]
2.4.5 Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20 [1]
2.4.5.1 Implementation-specific Memory Protection Registers . . . . . . . 2-23 [1]
2.5 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24 [1]
2.5.1 PMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24 [1]
2.5.2 Parity Protection for PMI Memories . . . . . . . . . . . . . . . . . . . . . . . . 2-25 [1]
2.5.3 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26 [1]
2.5.3.1 PMI Module Identification Register . . . . . . . . . . . . . . . . . . . . . . 2-27 [1]
2.5.3.2 PMI Control Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28 [1]
2.5.3.3 PMI Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29 [1]
2.5.3.4 PMI Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30 [1]
2.6 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31 [1]
2.6.1 DMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31 [1]
2.6.2 Dual-Ported Memory Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32 [1]
2.6.2.1 CPU Buffer Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32 [1]
2.6.3 Parity Protection for DMI Memories . . . . . . . . . . . . . . . . . . . . . . . . 2-33 [1]
2.6.4 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34 [1]
2.6.4.1 DMI Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35 [1]
2.7 Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40 [1]
2.7.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41 [1]
2.7.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . 2-41 [1]
2.7.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-45 [1]
2.7.1.3 MAC Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-46 [1]
2.7.1.4 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . 2-47 [1]
2.7.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48 [1]
2.7.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48 [1]
2.7.2.2 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . 2-49 [1]
2.7.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50 [1]