Infineon Technologies TC1796 - Page 13

User’s Manual L-5 V2.0, 2007-07
TC1796
System and Peripheral Units (Vol. 1 and 2)
Table of Contents
5.10.2 MSC Emergency Control Selection . . . . . . . . . . . . . . . . . . . . . . . . 5-58 [1]
5.10.3 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-59 [1]
5.11 Analog Input 7 Testmode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-60 [1]
5.12 SCU Registers and Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-61 [1]
5.13 Miscellaneous SCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-64 [1]
5.13.1 SCU Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-64 [1]
5.13.2 SCU Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-67 [1]
5.13.3 Device Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-69 [1]
6 On-Chip System Buses and Bus Bridges . . . . . . . . . . . . . . . . . . . . 6-1 [1]
6.1 Program and Data Local Memory Buses . . . . . . . . . . . . . . . . . . . . . . 6-2 [1]
6.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2 [1]
6.1.2 Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.2.1 Single Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.2.2 Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.2.3 Atomic Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.3 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.4 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 [1]
6.1.5 LMB Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 [1]
6.2 Local Memory Bus Controller Units . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 [1]
6.2.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 [1]
6.2.2 LMB Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 [1]
6.2.2.1 LMB Bus Default Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6 [1]
6.2.3 LMB Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6 [1]
6.2.4 DLMB and PLMB Bus Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7 [1]
6.3 Local Memory to FPI Bus Interface (LFI Bridge) . . . . . . . . . . . . . . . . 6-15 [1]
6.3.1 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15 [1]
6.3.2 LFI Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16 [1]
6.4 System and Remote Peripheral Bus . . . . . . . . . . . . . . . . . . . . . . . . . 6-19 [1]
6.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19 [1]
6.4.2 Bus Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21 [1]
6.4.3 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21 [1]
6.4.4 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22 [1]
6.4.5 FPI Bus Basic Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22 [1]
6.5 FPI Bus Control Units (SBCU and RBCU) . . . . . . . . . . . . . . . . . . . . . 6-24 [1]
6.5.1 FPI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-24 [1]
6.5.1.1 Arbitration on the System Peripheral Bus . . . . . . . . . . . . . . . . . 6-24 [1]
6.5.1.2 Arbitration on the Remote Peripheral Bus . . . . . . . . . . . . . . . . . 6-24 [1]
6.5.1.3 Starvation Prevention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-25 [1]
6.5.2 FPI Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-25 [1]
6.5.3 Clock Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-27 [1]
6.5.4 BCU Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-28 [1]
6.5.4.1 Address Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-28 [1]