Infineon Technologies TC1796 - Page 15

User’s Manual L-7 V2.0, 2007-07
TC1796
System and Peripheral Units (Vol. 1 and 2)
Table of Contents
7.2.10.1 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-38 [1]
7.2.10.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-38 [1]
7.2.10.3 Shut-Down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-38 [1]
7.2.10.4 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-39 [1]
7.2.11 Flash Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40 [1]
7.2.11.1 Flash and PMU Module Identification Registers . . . . . . . . . . . . 7-41 [1]
7.2.11.2 Flash Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43 [1]
7.2.11.3 Margin Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-51 [1]
7.2.11.4 Flash Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-53 [1]
7.2.11.5 Protection Configuration Registers . . . . . . . . . . . . . . . . . . . . . . 7-59 [1]
7.3 Emulation Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-61 [1]
8 Data Memory Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1 [1]
8.1 DLMB/PLMB Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2 [1]
8.2 SBRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2 [1]
8.3 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2 [1]
8.4 Parity Protection for DMU Memories . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3 [1]
8.5 Data Access Overlay Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3 [1]
8.5.1 Internal Overlay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7 [1]
8.5.2 Emulation Memory Overlay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7 [1]
8.5.3 Switching between Internal and Emulation Memory Overlay . . . . . 8-7 [1]
8.5.4 Region Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7 [1]
8.5.5 Access Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7 [1]
8.6 Program Local Memory Bus Interface (LMI) . . . . . . . . . . . . . . . . . . . . 8-8 [1]
8.6.1 Data Read Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8 [1]
8.7 DMU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10 [1]
9 Memory Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1 [1]
9.1 How to Read the Address Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1 [1]
9.2 Contents of the Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4 [1]
9.3 Address Map of the FPI Bus System . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6 [1]
9.3.1 Segments 0 to 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6 [1]
9.3.2 Segment 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10 [1]
9.4 Address Map of the Program Local Memory Bus (PLMB) . . . . . . . . . 9-15 [1]
9.5 Address Map of the Data Local Memory Bus (DLMB) . . . . . . . . . . . . 9-19 [1]
9.6 Memory Module Access Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . 9-22 [1]
10 General Purpose I/O Ports and Peripheral I/O Lines . . . . . . . . . . 10-1 [1]
10.1 Basic Port Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2 [1]
10.2 Port Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5 [1]
10.2.1 Port Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . . . . 10-7 [1]
10.2.2 Pad Driver Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10 [1]
10.2.3 Port Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13 [1]
10.2.4 Port Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 10-14 [1]