User’s Manual L-14 V2.0, 2007-07
TC1796
System and Peripheral Units (Vol. 1 and 2)
Table of Contents
12.1.9.2 Pattern Detection for 8-bit Data Width . . . . . . . . . . . . . . . . . . . 12-36 [1]
12.1.9.3 Pattern Detection for 16-bit Data Width . . . . . . . . . . . . . . . . . . 12-37 [1]
12.1.9.4 Pattern Detection for 32-bit Data Width . . . . . . . . . . . . . . . . . . 12-39 [1]
12.1.9.5 Access Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-40 [1]
12.2 DMA Module Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-42 [1]
12.2.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-45 [1]
12.2.2 General Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . . 12-51 [1]
12.2.3 Move Engine Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-69 [1]
12.2.4 Channel Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . . 12-76 [1]
12.2.5 Channel Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-88 [1]
12.3 DMA Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-91 [1]
12.3.1 DMA Request Wiring Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-92 [1]
12.3.2 Access Protection Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . 12-98 [1]
12.3.3 Implementation-specific DMA Registers . . . . . . . . . . . . . . . . . . 12-103 [1]
12.3.3.1 Clock Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-105 [1]
12.3.3.2 DMA Service Request Control Registers . . . . . . . . . . . . . . . . 12-106 [1]
12.3.3.3 MLI Service Request Control Registers . . . . . . . . . . . . . . . . . 12-107 [1]
12.3.3.4 System Interrupt Service Request Control Register . . . . . . . 12-108 [1]
12.3.4 DMA Controller Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . 12-109 [1]
12.4 Memory Checker Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-110 [1]
12.4.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-110 [1]
12.4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-111 [1]
12.4.2.1 Memory Checker Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 12-112 [1]
13 LMB External Bus Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1 [1]
13.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2 [1]
13.2 EBU Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3 [1]
13.2.1 Data Bus, D[31:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3 [1]
13.2.2 Address Bus, A[23:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4 [1]
13.2.3 Chip Selects, CS[3:0], CSCOMB . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4 [1]
13.2.4 Burst Flash Clock Output/Input, BFCLKO/BFCLKI . . . . . . . . . . . . 13-4 [1]
13.2.5 Read/Write Control Lines, RD, RD/WR and MR/W . . . . . . . . . . . . 13-4 [1]
13.2.6 Address Valid, ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5 [1]
13.2.7 Byte Controls, BC[3:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5 [1]
13.2.8 Wait Input, WAIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6 [1]
13.2.9 Burst Address Advance, BAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6 [1]
13.2.10 Bus Arbitration Signals, HOLD, HLDA, and BREQ . . . . . . . . . . . . 13-6 [1]
13.2.11 EBU Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6 [1]
13.3 External Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7 [1]
13.3.1 External Bus Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7 [1]
13.3.2 Arbitration Signals and Parameters . . . . . . . . . . . . . . . . . . . . . . . . 13-7 [1]
13.3.3 Arbitration Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10 [1]
13.3.3.1 No Bus Arbitration Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10 [1]
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