Microsemi SmartFusion2 - Page 11

UG0331 User Guide Revision 15.0 xi
22.3.33 eSRAM PIPELINE Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701
22.3.34 RTC Wake Up Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
22.3.35 MAC Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
22.3.36 MSS DDR PLL Status Low Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703
22.3.37 MSS DDR PLL Status High Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704
22.3.38 MSS DDR Fabric Alignment Clock Controller (FACC) Configuration Register 1 . . . . . . . . . . 705
22.3.39 MSS DDR Fabric Alignment Clock Controller Configuration Register 2 . . . . . . . . . . . . . . . . 707
22.3.40 PLL LOCK Enable Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
22.3.41 MSS DDR Clock Calibration Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
22.3.42 PLL Delay Line Select Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
22.3.43 MAC Status Clear on Read Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710
22.3.44 Reset Source Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710
22.3.45 Dcode Bus Error Address Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
22.3.46 ICode Bus Error Address Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
22.3.47 System Bus Error Address Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
22.3.48 ICode Miss Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
22.3.49 ICode Hit Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
22.3.50 DCode Miss Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
22.3.51 DCode Hit Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
22.3.52 ICode Transaction count Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
22.3.53 DCode Transaction Count Control Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
22.3.54 MSS DDR Bridge DS master Error Address Status Register . . . . . . . . . . . . . . . . . . . . . . . . 713
22.3.55 MSS DDR Bridge High Performance DMA Master Error Address Status Register . . . . . . . . 713
22.3.56 MSS DDR Bridge AHB Bus Error Address Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 713
22.3.57 MSS DDR Bridge Buffer Empty Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 714
22.3.58 MSS DDR Bridge Disable Buffer Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 714
22.3.59 eSRAM0 EDAC Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
22.3.60 eSRAM1 EDAC Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
22.3.61 MAC EDAC Transmitter Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
22.3.62 MAC EDAC Receiver Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715
22.3.63 USB EDAC Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . 716
22.3.64 CAN EDAC Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
22.3.65 eSRAM0 EDAC Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
22.3.66 eSRAM1 EDAC Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
22.3.67 MAC EDAC Receiver Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
22.3.68 MAC EDAC Transmitter Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
22.3.69 CAN EDAC Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
22.3.70 USB EDAC Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717
22.3.71 Security Configuration Register for Masters 0, 1, and 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 718
22.3.72 Security Configuration Register for Masters 4, 5, and DDR_FIC . . . . . . . . . . . . . . . . . . . . . 718
22.3.73 Security Configuration Register for Masters 3, 6, 7, and 8 . . . . . . . . . . . . . . . . . . . . . . . . . . 719
22.3.74 Security Configuration Register for Master 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720
22.3.75 M3 Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721
22.3.76 ETM Count Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721
22.3.77 ETM Count High Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721
22.3.78 Device Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722
22.3.79 eNVM Protect User Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722
22.3.80 Smart Fusion2 eNVM Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724
22.3.81 Device Version Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724
22.3.82 MSS DDR PLL Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724
22.3.83 USB Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725
22.3.84 eNVM Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725
22.3.85 DDRB Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
22.3.86 MDDR IO Calibration Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
22.3.87 MSS DDR Clock Calibration Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
22.3.88 Watch Dog Load Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
22.3.89 Watch Dog MVRP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
22.3.90 User Configuration Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
22.3.91 User Configuration Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727