Microsemi SmartFusion2 - Page 19

UG0331 User Guide Revision 15.0 xix
Figure 289 M3_SYS_RESET_N Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657
Figure 290 MDDR_AXI_RESET_N Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657
Figure 291 MDDR_APB_RESET_N Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
Figure 292 WDOG_RESET_N Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
Figure 293 FIC_2_APB_M_PRESET_N Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
Figure 294 MSS GPIO_OUT Reset Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660
Figure 295 Block Level Reset Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660
Figure 296 MSS_READY Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661
Figure 297 CoreResetP Connectivity with Peripheral Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662
Figure 298 CoreResetP Connectivity with SERDES_IF Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663
Figure 299 Timing for Reset Signals Initiated by the Assertion of POWER_N_RESET_N . . . . . . . . . . . . . . . 664
Figure 300 Timing for Reset Signals Initiated by the Assertion of FIC_2_APB_M_PRESET_N . . . . . . . . . . 664
Figure 301 Timing for Reset Signals Initiated by the Assertion of EXT_RESET_IN_N . . . . . . . . . . . . . . . . . 665
Figure 302 Timing for Reset Signals Initiated by the Assertion of USER_FAB_RESET_IN_N . . . . . . . . . . . 665
Figure 303 Ramp Delay Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666
Figure 304 Configuring Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666
Figure 305 Configuring Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667
Figure 306 Connecting Fabric Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667
Figure 307 Initialization Sub-system with CoreResetP Soft IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 668
Figure 308 Initialization Sub-system for FIC Sub-systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669
Figure 309 Register Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
Figure 310 Field Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
Figure 311 Bit Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
Figure 312 RW-P Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . 672
Figure 313 RW Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
Figure 314 RO Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
Figure 315 RO-P Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
Figure 316 RO-U Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
Figure 317 Register Lock Bit Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
Figure 318 Lock Bit Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675
Figure 319 The FIIC Connection to AHB Bus Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738
Figure 320 Block Diagram for Fabric Interface Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739
Figure 321 Combinational Circuit for Mapping MSS Interrupts to a MSS_INT_M2F . . . . . . . . . . . . . . . . . . . 739
Figure 322 Configure FIIC in the MSS Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
Figure 323 FIIC Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742
Figure 324 Fabric to the MSS Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 743
Figure 325 MSS to Fabric Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745
Figure 326 The FIC Connection to the AHB Bus Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
Figure 327 Fabric Interface Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
Figure 328 Fabric Interface Controller Top-Level View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
Figure 329 AHB-Lite Bus Signals from FIC to the Fabric Slave for a Write Transaction in Bypass Mode . . . 763
Figure 330 AHB-Lite Bus Signals from FIC to the Fabric Slave for a Read Transaction in Bypass Mode . . . 763
Figure 331 AHB-Lite Bus Signals from FIC to the Fabric Slave for a Write Transaction in Synchronous Pipelined
Mode 764
Figure 332 AHB-Lite Bus Signals from FIC to the Fabric Slave for a Read Transaction in Synchronous Pipelined
Mode 764
Figure 333 AHB-Lite Bus Signals from Fabric Master to FIC for a Write Transaction in Bypass Mode . . . . . 765
Figure 334 AHB-Lite Bus Signals from Fabric Master to FIC for a Read Transaction in Bypass Mode . . . . . 765
Figure 335 AHB-Lite Bus Signals from Fabric Master to FIC for a Write Transaction in Synchronous Pipelined
Mode 766
Figure 336 AHB-Lite Bus Signals from Fabric Master to FIC for a Read Transaction in Synchronous Pipelined
Mode 766
Figure 337 MSS Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 767
Figure 338 FIC Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 768
Figure 339 MSS to FPGA Fabric Interface Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 768
Figure 340 Advanced Options Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769
Figure 341 FPGA Fabric Address Regions (MSS Master View) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769
Figure 342 Master/AHB-Lite Memory Space Configuration – 16 MB pe
r Slot . . . . . . . . . . . . . . . . . . . . . . . . 769
Figure 343 Master/AHB-Lite Memory Space Configuration – 256 MB per Slot . . . . . . . . . . . . . . . . . . . . . . . 770