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UG0331 User Guide Revision 15.0 xx
Figure 344 Master/AHB-Lite Master Access Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 770
Figure 345 FIC Master/AHB-Lite Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772
Figure 346 Master/APB Address Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773
Figure 347 Master/APB Slave Slots Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773
Figure 348 FIC Master/APB Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 774
Figure 349 Clocking Scheme for Synchronous Communication Between the MSS and the FPGA Fabric . . 775
Figure 350 MSS CCC FIC Clock Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776
Figure 351 Fabric Clocks Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777
Figure 352 Configure the MSS Reset Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778
Figure 353 AHB-Lite Slaves in the FPGA Fabric Connected to the MSS Master . . . . . . . . . . . . . . . . . . . . . . 779
Figure 354 APB Slaves in the FPGA Fabric Connected to the MSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780
Figure 355 FPGA System with the MSS Slave and the Fabric Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781
Figure 356 Fabric APB Master with MSS as Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782
Figure 357 APB Configuration Interface and Subsystems Connectivity with MSS Master . . . . . . . . . . . . . . . 784
Figure 358 Configure FIC_2 in MSS Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787
Figure 359 FIC_2 Configurator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788
Figure 360 FIC_2 Configuration for MSS DDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788
Figure 361 FIC_2 Configuration for MSS DDR, FDDR, and SERDES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789
Figure 362 MSS DDR Design with APB Configuration Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790
Figure 363 Top-Level Components with APB Configuration Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . 791
Figure 364 Interfacing of CoreSF2Config Mirrored APB Slave with SERDES_IF Block . . . . . . . . . . . . . . . . . 791
Figure 365 EDAC in Write Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
Figure 366 EDAC in Read Mode (Reading From Memory) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
Figure 367 EDAC in Read Mode (Reading From Memory) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794
Figure 368 EDAC in Read Mode (Reading From Memory) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 795