ST SPC560P34 - Page 9

RM0046 Contents
Doc ID 16912 Rev 5 9/936
14.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
14.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
15 Error Correction Status Module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . 286
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
15.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
15.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
15.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 286
15.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
15.4.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
15.4.3 ECSM_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
16 Internal Static RAM (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.2 SRAM operating mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.3 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.5 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
16.5.1 Access timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
16.5.2 Reset effects on SRAM accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
16.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
16.7 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 310
17 Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
17.2 Platform Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
17.2.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
17.2.3 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
17.2.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 313
17.2.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
17.2.6 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
17.2.7 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
17.2.8 Read cycles — buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
17.2.9 Read cycles — buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
17.2.10 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317