ST SPC560P34 - Page 24

List of tables RM0046
24/936 Doc ID 16912 Rev 5
List of tables
Table 1. SPC560P40/34 device comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 2. SPC560P40 device configuration differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 3. Memory map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 4. Supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Table 5. System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Table 6. Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Table 7. CTU / ADC / FlexPWM / eTimer connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 8. RC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Table 9. Crystal oscillator truth table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 10. OSC_CTL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 11. OSC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Table 12. FMPLL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 13. CR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 14. MR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 15. Progressive clock switching on pll_select rising edge . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 16. CMU module summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 17. CMU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Table 18. CMU_0_CSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Table 19. CMU_0_FDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Table 20. CMU_0_HFREFR_A field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Table 21. CMU_0_LFREFR_A fields descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 22. CMU_0_ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 23. CMU_0_MDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Table 24. MC_CGM Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Table 25. MC_CGM Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Table 26. Output Clock Enable Register (CGM_OC_EN) Field Descriptions. . . . . . . . . . . . . . . . . . 124
Table 27. Output Clock Division Select Register (CGM_OCDS_SC) Field Descriptions . . . . . . . . . 125
Table 28. System Clock Select Status Register (CGM_SC_SS) Field Descriptions . . . . . . . . . . . . 126
Table 29. System Clock Divider Configuration Register (CGM_SC_DC0) Field Descriptions . . . . . 126
Table 30. Auxiliary Clock 0 Select Control Register (CGM_AC0_SC) Field Descriptions . . . . . . . . 127
Table 31. Auxiliary Clock 0 Divider Configuration Register (CGM_AC0_DC0) Field Descriptions. . 128
Table 32. Auxiliary Clock 1 Select Control Register (CGM_AC1_SC) Field Descriptions . . . . . . . . 129
Table 33. Auxiliary Clock 1 Divider Configuration Register (CGM_AC1_DC0) Field Descriptions. . 129
Table 34. Auxiliary Clock 2 Select Control Register (CGM_AC2_SC) Field Descriptions . . . . . . . . 130
Table 35. Auxiliary Clock 2 Divider Configuration Register (CGM_AC2_DC0) Field Descriptions. . 131
Table 36. MC_ME Mode Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Table 37. MC_ME Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Table 38. MC_ME Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 39. Global Status Register (ME_GS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Table 40. Mode Control Register (ME_MCTL) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Table 41. Mode Enable Register (ME_ME) Field Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Table 42. Interrupt Status Register (ME_IS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Table 43. Interrupt Mask Register (ME_IM) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
Table 44. Invalid Mode Transition Status Register (ME_IMTS) Field Descriptions . . . . . . . . . . . . . 154
Table 45. Debug Mode Transition Status Register (ME_DMTS) Field Descriptions . . . . . . . . . . . . 156
Table 46. Mode Configuration Registers (ME_<mode>_MC) Field Descriptions . . . . . . . . . . . . . . . 162
Table 47. Peripheral Status Registers 0…4 (ME_PS0…4) Field Descriptions. . . . . . . . . . . . . . . . . 165
Table 48. Run Peripheral Configuration Registers (ME_RUN_PC0…7) Field Descriptions. . . . . . . 166