ST SPC560P34 - Page 43

RM0046 List of figures
Doc ID 16912 Rev 5 43/936
Figure 465. STM Control Register (STM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 791
Figure 466. STM Count Register (STM_CNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
Figure 467. STM Channel Control Register (STM_CCRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 793
Figure 468. STM Channel Interrupt Register (STM_CIRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 793
Figure 469. STM Channel Compare Register (STM_CMPn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794
Figure 470. CRC top level diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797
Figure 471. CRC-CCITT engine concept scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798
Figure 472. CRC computation flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799
Figure 473. CRC Configuration Register (CRC_CFG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 800
Figure 474. CRC Input Register (CRC_INP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 801
Figure 475. CRC Current Status Register (CRC_CSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 802
Figure 476. CRC Output Register (CRC_OUTP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 802
Figure 477. DMA-CRC Transmission Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
Figure 478. DMA-CRC Reception Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 805
Figure 479. Boot mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
Figure 480. Reset Configuration Half Word (RCHW). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 809
Figure 481. SPC560P40/34 Flash partitioning and RCHW search . . . . . . . . . . . . . . . . . . . . . . . . . . . 810
Figure 482. BAM logic flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 812
Figure 483. Password check flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 816
Figure 484. Start address, VLE bit and download size in bytes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 817
Figure 485. LINFlex bit timing in UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 818
Figure 486. FlexCAN bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819
Figure 487. BAM Autoscan code flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822
Figure 488. Baud measurement on UART boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822
Figure 489. BAM rate measurement flow during UART boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 823
Figure 490. Baud rate deviation between host and SPC560P40/34 . . . . . . . . . . . . . . . . . . . . . . . . . . 825
Figure 491. Bit time measure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
Figure 492. BAM rate measurement flow during FlexCAN boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
Figure 493. Censorship control in flash memory boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 834
Figure 494. Censorship control in serial boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 835
Figure 495. Voltage Regulator Control register (VREG_CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 838
Figure 496. Voltage Regulator Status register (VREG_STATUS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 839
Figure 497. JTAG controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841
Figure 498. 5-bit Instruction register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844
Figure 499. Device identification register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844
Figure 500. Shifting data through a register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845
Figure 501. IEEE 1149.1-2001 TAP controller finite state machine. . . . . . . . . . . . . . . . . . . . . . . . . . . 847
Figure 502. e200z0 OnCE block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
Figure 503. OnCE Command register (OCMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 852
Figure 504. NDI functional block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 855
Figure 505. e200z0h Debug Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 861
Figure 506. DVC1, DVC2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 869
Figure 507. DBCR0 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 870
Figure 508. DBCR1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 872
Figure 509. DBCR2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 875
Figure 510. DBCR4 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879
Figure 511. DBSR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880
Figure 512. DBERC0 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 883
Figure 513. OnCE TAP Controller and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 889
Figure 514. IEEE 1149.1-2001 TAP Controller State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 890
Figure 515. e200z0h OnCE Controller and Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 894
Figure 516. OnCE Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 894