ST SPC560P34 - Page 36

List of figures RM0046
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Figure 101. Interrupt Request Enable Register (IRER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
Figure 102. Interrupt Rising-Edge Event Enable Register (IREER). . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Figure 103. Interrupt Falling-Edge Event Enable Register (IFEER). . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Figure 104. Interrupt Filter Enable Register (IFER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Figure 105. Pad Configuration Registers 0–71 (PCR[0:71]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Figure 106. Pad Selection for Multiplexed Inputs registers (PSMI[0_3:32_35]). . . . . . . . . . . . . . . . . . 260
Figure 107. Port GPIO Pad Data Output registers 0_3–68_71 (GPDO[0_3:68_71]). . . . . . . . . . . . . . 262
Figure 108. GPIO Pad Data Input registers 0_3–68_71 (GPDI[0_3:68_71]) . . . . . . . . . . . . . . . . . . . . 262
Figure 109. Parallel GPIO Pad Data Out register 0–3(PGPDO[0:3]). . . . . . . . . . . . . . . . . . . . . . . . . . 263
Figure 110. Parallel GPIO Pad Data In register 0–3 (PGPDI[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
Figure 111. Masked Parallel GPIO Pad Data Out register 0–6 (MPGPDO[0:6]) . . . . . . . . . . . . . . . . . 264
Figure 112. Interrupt Filter Maximum Counter registers 0–24 (IFMC[0:24]) . . . . . . . . . . . . . . . . . . . . 265
Figure 113. Interrupt Filter Clock Prescaler Register (IFCPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
Figure 114. Data port example arrangement showing configuration for different port width accesses 267
Figure 115. External interrupt pad diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
Figure 116. e200z0 block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
Figure 117. e200z0h block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
Figure 118. e200z0 Supervisor mode programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Figure 119. e200z0h Supervisor mode programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
Figure 120. e200 User mode program model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
Figure 121. PBRIDGE interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
Figure 122. XBAR block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
Figure 123. Processor core type (PCT) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
Figure 124. Revision (REV) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
Figure 125. Platform XBAR Master Configuration (PLAMC) register. . . . . . . . . . . . . . . . . . . . . . . . . . 289
Figure 126. Platform XBAR Slave Configuration (PLASC) register . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
Figure 127. IPS Module Configuration (IMC) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
Figure 128. Miscellaneous Reset Status Register (MRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Figure 129. Miscellaneous Interrupt Register (MIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Figure 130. Miscellaneous User-Defined Control register (MUDCR). . . . . . . . . . . . . . . . . . . . . . . . . . 292
Figure 131. ECC Configuration register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Figure 132. ECC Status register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
Figure 133. ECC Error Generation register (EEGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
Figure 134. Flash ECC Address register (FEAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
Figure 135. Flash ECC Master Number Register (FEMR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
Figure 136. Flash ECC Attributes (FEAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
Figure 137. Flash ECC Data register (FEDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
Figure 138. RAM ECC Address register (REAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
Figure 139. RAM ECC Syndrome Register (RESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
Figure 140. RAM ECC Master Number register (REMR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
Figure 141. RAM ECC Attributes (REAT) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
Figure 142. Platform RAM ECC Data register (PREDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Figure 143. Spp_Ips_Reg_Protection block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Figure 144. SPC560P40/34 Flash memory architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Figure 145. 1-cycle access, no buffering, no prefetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
Figure 146. 3-cycle access, no prefetch, buffering disabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
Figure 147. 3-cycle access, no prefetch, buffering enabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
Figure 148. 3-cycle access, prefetch and buffering enabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
Figure 149. 3-cycle access, stall-and-retry with BKn_RWWC = 11x . . . . . . . . . . . . . . . . . . . . . . . . . . 328
Figure 150. 3-cycle access, terminate-and-retry with BKn_RWWC = 10x. . . . . . . . . . . . . . . . . . . . . . 329
Figure 151. Data Flash module structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
Figure 152. Code Flash module structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332