ST SPC560P34 - Page 37

RM0046 List of figures
Doc ID 16912 Rev 5 37/936
Figure 153. Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
Figure 154. Low/Mid Address Space Block Locking register (LML). . . . . . . . . . . . . . . . . . . . . . . . . . . 347
Figure 155. Non-Volatile Low/Mid Address Space Block Locking register (NVLML) . . . . . . . . . . . . . . 347
Figure 156. Secondary Low/mid address space block Locking reg (SLL) . . . . . . . . . . . . . . . . . . . . . . 349
Figure 157. Non-Volatile Secondary Low/Mid Address Space Block Locking register (NVSLL) . . . . . 349
Figure 158. Low/Mid Address Space Block Select register (LMS). . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
Figure 159. Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Figure 160. Platform Flash Configuration Register 0 (PFCR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
Figure 161. Platform Flash Configuration Register 1 (PFCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
Figure 162. Platform Flash Access Protection Register (PFAPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Figure 163. User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
Figure 164. User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
Figure 165. User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Figure 166. User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
Figure 167. User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
Figure 168. User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
Figure 169. User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
Figure 170. User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
Figure 171. Non-Volatile private Censorship Password 0 register (NVPWD0) . . . . . . . . . . . . . . . . . . 367
Figure 172. Non-Volatile Private Censorship Password 1 register (NVPWD1) . . . . . . . . . . . . . . . . . . 368
Figure 173. Non-Volatile System Censoring Information 0 register (NVSCI0). . . . . . . . . . . . . . . . . . . 368
Figure 174. Non-Volatile System Censoring Information 1 register (NVSCI1). . . . . . . . . . . . . . . . . . . 369
Figure 175. Non-Volatile User Options register (NVUSRO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Figure 176. eDMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
Figure 177. eDMA Control Register (EDMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
Figure 178. eDMA Error Status Register (EDMA_ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
Figure 179. eDMA Enable Request Low Register (EDMA_ERQRL) . . . . . . . . . . . . . . . . . . . . . . . . . . 390
Figure 180. eDMA Enable Error Interrupt Low Register (EDMA_EEIRL) . . . . . . . . . . . . . . . . . . . . . . 391
Figure 181. eDMA Set Enable Request Register (EDMA_SERQR) . . . . . . . . . . . . . . . . . . . . . . . . . . 391
Figure 182. eDMA Clear Enable Request Register (EDMA_CERQR). . . . . . . . . . . . . . . . . . . . . . . . . 392
Figure 183. eDMA Set Enable Error Interrupt Register (EDMA_SEEIR) . . . . . . . . . . . . . . . . . . . . . . . 392
Figure 184. eDMA Set Enable Error Interrupt Register (EDMA_SEEIR) . . . . . . . . . . . . . . . . . . . . . . . 393
Figure 185. eDMA Clear Interrupt Request (EDMA_CIRQR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
Figure 186. eDMA Clear Error Register (EDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
Figure 187. eDMA Set START Bit Register (EDMA_SSBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
Figure 188. eDMA Clear DONE Status Bit Register (EDMA_CDSBR) . . . . . . . . . . . . . . . . . . . . . . . . 395
Figure 189. eDMA Interrupt Request Low Register (EDMA_IRQRL) . . . . . . . . . . . . . . . . . . . . . . . . . 396
Figure 190. eDMA Error Low Register (EDMA_ERL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Figure 191. EDMA Hardware Request Status Register Low (EDMA_HRSL) . . . . . . . . . . . . . . . . . . . 398
Figure 192. eDMA Channel n Priority Register (EDMA_CPRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
Figure 193. TCD structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Figure 194. eDMA operation, part 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
Figure 195. eDMA operation, part 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
Figure 196. eDMA operation, part 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
Figure 197. Example of multiple loop iterations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
Figure 198. Memory array terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
Figure 199. DMA Mux block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
Figure 200. Channel Configuration Registers (CHCONFIG#n) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
Figure 201. DMA mux triggered channels diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
Figure 202. DMA mux channel triggering: normal operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
Figure 203. DMA mux channel triggering: ignored trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
Figure 204. DMA mux channel 4–15 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432