ST SPC560P34 - Page 38

List of figures RM0046
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Figure 205. DSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
Figure 206. DSPI with queues and eDMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
Figure 207. DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
Figure 208. DSPI Transfer Count Register (DSPIx_TCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
Figure 209. DSPI Clock and Transfer Attributes Registers 0–7 (DSPIx_CTARn) . . . . . . . . . . . . . . . . 448
Figure 210. DSPI Status Register (DSPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
Figure 211. DSPI DMA / Interrupt Request Select and Enable Register (DSPIx_RSER) . . . . . . . . . . 455
Figure 212. DSPI PUSH TX FIFO Register (DSPIx_PUSHR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Figure 213. DSPI POP RX FIFO Register (DSPIx_POPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Figure 214. DSPI Transmit FIFO Register 0–4 (DSPIx_TXFRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Figure 215. DSPI Receive FIFO Registers 0–4 (DSPIx_RXFRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
Figure 216. SPI serial protocol overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
Figure 217. DSPI start and stop state diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
Figure 218. Communications clock prescalers and scalers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Figure 219. Peripheral Chip Select strobe timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
Figure 220. DSPI transfer timing diagram (MTFE = 0, CPHA = 0, FMSZ = 8) . . . . . . . . . . . . . . . . . . 470
Figure 221. DSPI transfer timing diagram (MTFE = 0, CPHA = 1, FMSZ = 8) . . . . . . . . . . . . . . . . . . 471
Figure 222. DSPI modified transfer format (MTFE = 1, CPHA = 0, f
SCK
=f
SYS
/ 4) . . . . . . . . . . . . . . 473
Figure 223. DSPI modified transfer format (MTFE = 1, CPHA = 1, f
SCK
=f
SYS
/ 4) . . . . . . . . . . . . . . 474
Figure 224. Example of non-continuous format (CPHA = 1, CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . 474
Figure 225. Example of continuous transfer (CPHA = 1, CONT = 1). . . . . . . . . . . . . . . . . . . . . . . . . . 475
Figure 226. Polarity switching between frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
Figure 227. Continuous SCK timing diagram (CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
Figure 228. Continuous SCK timing diagram (CONT = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
Figure 229. TX FIFO pointers and counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
Figure 230. LIN topology network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
Figure 231. LINFlex block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
Figure 232. LINFlex operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
Figure 233. LINFlex in loop back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
Figure 234. LINFlex in self test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
Figure 235. LIN control register 1 (LINCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
Figure 236. LIN interrupt enable register (LINIER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Figure 237. LIN status register (LINSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Figure 238. LIN error status register (LINESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Figure 239. UART mode control register (UARTCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
Figure 240. UART mode status register (UARTSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
Figure 241. LIN timeout control status register (LINTCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
Figure 242. LIN output compare register (LINOCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Figure 243. LIN timeout control register (LINTOCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Figure 244. LIN fractional baud rate register (LINFBRR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
Figure 245. LIN integer baud rate register (LINIBRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
Figure 246. LIN checksum field register (LINCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
Figure 247. LIN control register 2 (LINCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
Figure 248. Buffer identifier register (BIDR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
Figure 249. Buffer data register LSB (BDRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
Figure 250. Buffer data register MSB (BDRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
Figure 251. Identifier filter enable register (IFER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
Figure 252. Identifier filter match index (IFMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
Figure 253. Identifier filter mode register (IFMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
Figure 254. Identifier filter control register (IFCR2n) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
Figure 255. Identifier filter control register (IFCR2n + 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
Figure 256. UART mode 8-bit data frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518