ST SPC560P34 - Page 39

RM0046 List of figures
Doc ID 16912 Rev 5 39/936
Figure 257. UART mode 9-bit data frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518
Figure 258. Filter configuration—register organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525
Figure 259. Identifier match index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
Figure 260. LIN synch field measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527
Figure 261. Header and response timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
Figure 262. FlexCAN block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
Figure 263. Message buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
Figure 264. Rx FIFO structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
Figure 265. Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
Figure 266. Control Register (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
Figure 267. Free Running Timer (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
Figure 268. Rx Global Mask register (RXGMASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
Figure 269. Rx Buffer 14 Mask register (RX14MASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
Figure 270. Rx Buffer 15 Mask register (RX15MASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
Figure 271. Error Counter Register (ECR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553
Figure 272. Error and Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
Figure 273. Interrupt Masks 1 Register (IMASK1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
Figure 274. Interrupt Flags 1 Register (IFLAG1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557
Figure 275. Rx Individual Mask Registers (RXIMR0–RXIMR31) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
Figure 276. CAN engine clocking scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568
Figure 277. Segments within the bit time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569
Figure 278. Arbitration, match, and move time windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
Figure 279. ADC implementation diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
Figure 280. Normal conversion flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
Figure 281. Injected sample/conversion sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
Figure 282. Prescaler simplified block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
Figure 283. Sampling and conversion timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
Figure 284. Guarded area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584
Figure 285. Main Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
Figure 286. Main Status Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590
Figure 287. Interrupt Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
Figure 288. Interrupt Mask Register (IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592
Figure 289. Channel Interrupt Mask Register 0 (CIMR0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
Figure 290. Watchdog Threshold Interrupt Status Register (WTISR) . . . . . . . . . . . . . . . . . . . . . . . . . 593
Figure 291. Watchdog Threshold Interrupt Mask Register (WTIMR). . . . . . . . . . . . . . . . . . . . . . . . . . 594
Figure 292. DMA Enable (DMAE) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595
Figure 293. DMA Channel Select Register 0 (DMAR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596
Figure 294. Threshold Control Register (TRCx, x = [0..3]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597
Figure 295. Threshold Register (THRHLR[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
Figure 296. Conversion Timing Registers CTR[0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599
Figure 297. Normal Conversion Mask Register 0 (NCMR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
Figure 298. Injected Conversion Mask Register 0 (JCMR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
Figure 299. Power-Down Exit Delay Register (PDEDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601
Figure 300. Channel Data Registers (CDR[0..26]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
Figure 301. Cross triggering unit diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604
Figure 302. TGS in triggered mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
Figure 303. Example timing for TGS in triggered mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
Figure 304. TGS in sequential mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
Figure 305. Example timing for TGS in sequential mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
Figure 306. TGS counter cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
Figure 307. Scheduler subunit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610
Figure 308. Reload error scenario . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614