ST SPC560P34 - Page 35

RM0046 List of figures
Doc ID 16912 Rev 5 35/936
Figure 49. Debug Mode Transition Status Register (ME_DMTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Figure 50. RESET Mode Configuration Register (ME_RESET_MC). . . . . . . . . . . . . . . . . . . . . . . . . 158
Figure 51. TEST Mode Configuration Register (ME_TEST_MC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Figure 52. SAFE Mode Configuration Register (ME_SAFE_MC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Figure 53. DRUN Mode Configuration Register (ME_DRUN_MC) . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Figure 54. RUN0…3 Mode Configuration Registers (ME_RUN0…3_MC) . . . . . . . . . . . . . . . . . . . . 161
Figure 55. HALT0 Mode Configuration Register (ME_HALT0_MC) . . . . . . . . . . . . . . . . . . . . . . . . . 161
Figure 56. STOP0 Mode Configuration Register (ME_STOP0_MC) . . . . . . . . . . . . . . . . . . . . . . . . . 162
Figure 57. Peripheral Status Register 0 (ME_PS0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Figure 58. Peripheral Status Register 1 (ME_PS1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Figure 59. Peripheral Status Register 2 (ME_PS2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Figure 60. Run Peripheral Configuration Registers (ME_RUN_PC0…7) . . . . . . . . . . . . . . . . . . . . . 166
Figure 61. Low-Power Peripheral Configuration Registers (ME_LP_PC0…7) . . . . . . . . . . . . . . . . . 167
Figure 62. Peripheral Control Registers (ME_PCTL0…143) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Figure 63. MC_ME Mode Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Figure 64. MC_ME Transition Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Figure 65. MC_ME Application Example Flow Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Figure 66. MC_PCU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 67. Power Domain Status Register (PCU_PSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Figure 68. MC_RGM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Figure 69. Functional Event Status Register (RGM_FES). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 70. Destructive Event Status Register (RGM_DES). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 71. Functional Event Reset Disable Register (RGM_FERD) . . . . . . . . . . . . . . . . . . . . . . . . . 195
Figure 72. Destructive Event Reset Disable Register (RGM_DERD) . . . . . . . . . . . . . . . . . . . . . . . . 197
Figure 73. Functional Event Alternate Request Register (RGM_FEAR) . . . . . . . . . . . . . . . . . . . . . . 198
Figure 74. Functional Event Short Sequence Register (RGM_FESS). . . . . . . . . . . . . . . . . . . . . . . . 199
Figure 75. Functional Bidirectional Reset Enable Register (RGM_FBRE) . . . . . . . . . . . . . . . . . . . . 200
Figure 76. MC_RGM State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Figure 77. INTC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
Figure 78. INTC Module Configuration Register (INTC_MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Figure 79. INTC Current Priority Register (INTC_CPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Figure 80. INTC Interrupt Acknowledge Register (INTC_IACKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Figure 81. INTC End-of-Interrupt Register (INTC_EOIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 82. INTC Software Set/Clear Interrupt Register 0–3 (INTC_SSCIR[0:3]). . . . . . . . . . . . . . . . 216
Figure 83. INTC Software Set/Clear Interrupt Register 4–7 (INTC_SSCIR[4:7]). . . . . . . . . . . . . . . . 217
Figure 84. INTC Priority Select Register 0–3 (INTC_PSR[0:3]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Figure 85. INTC Priority Select Register 220–221 (INTC_PSR[220:221]). . . . . . . . . . . . . . . . . . . . . 218
Figure 86. Software vector mode handshaking timing diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Figure 87. Hardware vector mode handshaking timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Figure 88. SSCM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Figure 89. Key to register fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
Figure 90. Status (STATUS) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Figure 91. System memory configuration (MEMCONFIG) register . . . . . . . . . . . . . . . . . . . . . . . . . . 243
Figure 92. Error Configuration (ERROR) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Figure 93. Debug Status Port (DEBUGPORT) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
Figure 94. Password Comparison Register High Word (PWCMPH) register. . . . . . . . . . . . . . . . . . . 246
Figure 95. Password Comparison Register Low Word (PWCMPL) register . . . . . . . . . . . . . . . . . . . 246
Figure 96. System Integration Unit Lite block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
Figure 97. Key to register fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 98. MCU ID Register #1 (MIDR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 99. MCU ID Register #2 (MIDR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
Figure 100. Interrupt Status Flag Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255