ST SPC560P34 - Page 41

RM0046 List of figures
Doc ID 16912 Rev 5 41/936
Figure 361. Center-aligned example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675
Figure 362. Edge-aligned example (INIT = VAL2 = VAL4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676
Figure 363. Phase-shifted outputs example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
Figure 364. Phase-shifted PWMs applied to a transformer primary . . . . . . . . . . . . . . . . . . . . . . . . . . 678
Figure 365. Double switching output example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679
Figure 366. Multiple output trigger generation in hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680
Figure 367. Multiple output triggers over several PWM cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681
Figure 368. Sensorless BLDC commutation using the force out function . . . . . . . . . . . . . . . . . . . . . . 682
Figure 369. Clocking block diagram for each PWM submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
Figure 370. Register reload logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
Figure 371. Submodule timer synchronization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
Figure 372. PWM generation hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686
Figure 373. Force out logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688
Figure 374. Complementary channel pair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
Figure 375. Typical 3-phase AC motor drive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
Figure 376. Deadtime insertion and fine control logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690
Figure 377. Deadtime insertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
Figure 378. Deadtime distortion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
Figure 379. Current-status sense scheme for deadtime correction . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
Figure 380. Output voltage waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694
Figure 381. Output logic section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695
Figure 382. Fault decoder for PWMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696
Figure 383. Automatic fault clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697
Figure 384. Manual fault clearing (FSAFE = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698
Figure 385. Manual fault clearing (FSAFE = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698
Figure 386. Full cycle reload frequency change . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
Figure 387. Half cycle reload frequency change . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
Figure 388. Full and half cycle reload frequency change . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700
Figure 389. PWMF reload interrupt request. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700
Figure 390. eTimer block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705
Figure 391. eTimer channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706
Figure 392. Compare register 1 (COMP1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710
Figure 393. Compare register 2 (COMP2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
Figure 394. Capture register 1 (CAPT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711
Figure 395. Capture register 2 (CAPT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
Figure 396. Load register (LOAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
Figure 397. Hold register (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713
Figure 398. Counter register (CNTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713
Figure 399. Control register 1 (CTRL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 714
Figure 400. Control register 2 (CTRL2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716
Figure 401. Control register 3 (CTRL3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 718
Figure 402. Status register (STS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 719
Figure 403. Interrupt and DMA enable register (INTDMA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721
Figure 404. Comparator Load 1 (CMPLD1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722
Figure 405. Comparator Load 2 (CMPLD2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722
Figure 406. Compare and Capture Control register (CCCTRL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723
Figure 407. Input Filter register (FILT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725
Figure 408. Watchdog Time-out Low Word register (WDTOL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
Figure 409. Watchdog Time-Out High Word register (WDTOH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
Figure 410. Channel Enable register (ENBL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
Figure 411. DMA Request 0 Select register (DREQ0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
Figure 412. DMA Request 1 Select register (DREQ1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727